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José Dercy Silva

Graduando em Engenharia da Computação na UFAM (Manaus, AM). Trabalho com foco na pilha completa de computação — transitando entre o Desenvolvimento Fullstack (aplicações web, APIs RESTful, arquitetura limpa e bancos de dados) e os Sistemas de Baixo Nível (C, Kernel Linux, concorrência e arquitetura de hardware), para entender e construir software em todas as camadas, da interface até o sistema operacional e o processador.

Destaques & Atuação

  • Bolsista de P&D — Projeto SUPER (Samsung / UFAM): Engenharia de software, prototipagem rápida e modelagem técnica no CETELI (240h).
  • Monitor Acadêmico de POO (IComp / UFAM): Suporte em Programação Orientada a Objetos em Java, modelagem de classes, coleções (java.util) e depuração de código.
  • Tech Lead — Arquitetura de Computadores: Liderança de equipe e fluxo de Pull Requests no GitHub no projeto de um processador MIPS 32-bits em Verilog HDL, validado com Assembly MIPS e sintetizado em FPGA Intel MAX 10.

Projetos em Destaque

  • Portfólio & Plataforma de Publicações (josedercysilva.github.io): Aplicação web desenvolvida do zero sem frameworks pesados (HTML5, CSS3 e JavaScript ES Modules), com internacionalização dinâmica (PT/EN), alternância de tema e renderização de artigos em Markdown (acessar site).
  • Backend, Arquitetura & Dados: Modelagem de sistema de roteamento urbano em Java com Domain-Driven Design (DDD) e Clean Architecture, desenvolvimento de APIs RESTful, modelagem SQL em PostgreSQL e ferramentas de automação em TypeScript e Python.
  • Concorrência, Sistemas & Kernel Linux: Processamento paralelo de imagens em Go (goroutines e análise de speedup), simulação concorrente em tempo real em C (POSIX Threads / MISRA C), estruturas de dados em ANSI C89 / C++17 e compilação customizada do Kernel Linux Upstream (7.2.y e PREEMPT_RT).

Stack Principal

  • Fullstack, Backend & Dados: TypeScript / JavaScript, Java, Python, Go, SQL (PostgreSQL), HTML5 & CSS3, APIs RESTful, Clean Architecture / DDD
  • Sistemas & Baixo Nível: C (C89/C99), C++17, Kernel Linux, POSIX Threads, Verilog HDL, FPGA (Intel MAX 10), Bash / Shell
  • Ferramentas & Ambiente: Git & GitHub, Make / CMake, GCC / Clang, QEMU / KVM, Linux (Manjaro / Fedora)

🌐 Site & Portfólio (josedercysilva.github.io) • 💻 Repositório do Site • 💼 LinkedIn • 📄 Currículo Lattes • ✉️ josedercysilva@gmail.com

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  1. mips-cpu-verilog mips-cpu-verilog Public

    Processador MIPS 32-bit em Verilog HDL (Monociclo e Pipeline). Arquitetura Harvard, instruções de salto (j, jal, jr), benchmark Bubble Sort e síntese para FPGA Intel MAX 10.

    Verilog

  2. josedercysilva.github.io josedercysilva.github.io Public

    Portfólio e plataforma de publicações técnicas desenvolvida em HTML5, CSS3 e JavaScript modular (ES Modules), com internacionalização (PT/EN) e renderização dinâmica de Markdown.

    HTML

  3. c-lexical-validator c-lexical-validator Public

    Motor de validação léxica em C focado em análise estrita de sintaxe. Implementa gerenciamento seguro de pilhas e avaliação de regras em tempo constante.

    C

  4. go-concurrent-image-filters go-concurrent-image-filters Public

    Processamento paralelo de imagens em Go utilizando Goroutines para aplicação de filtros Box Blur e Escala de Cinza.

    Go

  5. applied-algorithms-and-structures applied-algorithms-and-structures Public

    Implementações otimizadas em C++ moderno de estruturas de dados fundamentais de Grafos e algoritmos de roteamento, com foco em gestão de memória.

    C++

  6. core-8bits core-8bits Public

    An 8-bit SAP-1 CPU architecture implemented in synthesizable Verilog, featuring simulation testbenches and FPGA synthesis for the DE10-Lite board.

    Verilog